IBMs Sub-1-nm-Technik ist vor allem eine Margenwette

IBM meldet eine Chiptechnologie unterhalb von einem Nanometer. Nach eigenen Angaben soll die Entwicklung 0,7 Nanometer, also 7 Angström, erreichen und nahezu 100 Milliarden Transistoren auf eine fingernagelgroße Fläche bringen. Gegenüber IBMs 2-nm-Technologie von 2021 stellt das Unternehmen bis zu 50 Prozent höhere Leistung oder 70 Prozent bessere Energieeffizienz in Aussicht. Dazu kommt laut IBM eine um 40 Prozent verbesserte SRAM-Dichte.

Für die Kapitalmarktbetrachtung ist daran weniger die einzelne Zahl entscheidend als die Frage, ob sich daraus eine neue Kostenkurve ableiten lässt. Fortschrittliche Halbleiter sind kein Geschäft mit linearem Skaleneffekt mehr. Jede weitere Generation erfordert mehr Prozessschritte, teurere Anlagen, engere Fehlertoleranzen und eine Kundenbasis, die bereit ist, hohe Preise für bessere Leistung pro Watt zu zahlen. IBMs Ansage ist deshalb kein Produktstart. Sie ist ein Forschungs- und Optionswert auf eine Fertigungsgeneration, die nach aktuellem bekannten Stand innerhalb der nächsten fünf Jahre über Partner kommerzialisiert werden soll. Eine Anlageempfehlung folgt daraus nicht.

Forschungsergebnis, kein Fertigungsstart

IBM hat die Technologie nach eigenen Angaben im Albany Nanotech Complex im US-Bundesstaat New York entwickelt. Die dortige Rolle des Unternehmens ist seit Jahren klarer als sein öffentlicher Markenauftritt vermuten lässt: IBM betreibt Spitzenforschung an Halbleiterarchitekturen, ist aber nicht mehr der klassische Volumenhersteller. Die eigene Fertigungsbasis für Logikchips spielt nicht die Rolle, die TSMC, Samsung oder Intel in ihren jeweiligen Foundry- und IDM-Modellen einnehmen.

Das verändert die ökonomische Lesart. Ein Chiphersteller mit eigener Massenfertigung kann eine neue Prozessgeneration direkt in Waferpreise, Kapazitätsauslastung und Kundenverträge übersetzen. IBM muss den Wert über Forschungspartnerschaften, geistiges Eigentum, Technologieübertragung und industrielle Allianzen realisieren. Genannt werden unter anderem ASML, Lam Research und Tokyo Electron, also Unternehmen aus der kritischen Ausrüstungs- und Prozesstechnik. Das passt zur Struktur des Geschäfts: Wer unterhalb der heutigen Spitzenknoten weiter skalieren will, braucht nicht nur ein Transistorkonzept, sondern eine gesamte Fertigungskette.

Die neue Kostenkurve liegt in der dritten Dimension

Der Kern der Nanostack-Architektur ist die vertikale Integration von Transistorlagen. Klassisches Scaling hat lange davon gelebt, Strukturen auf einer Fläche immer weiter zu verkleinern. Diese Logik stößt an physikalische und wirtschaftliche Grenzen. IBM verschiebt den Schwerpunkt stärker in die dritte Dimension: Mehrere Transistorebenen werden gestapelt, um Dichte und Energieeffizienz weiter zu erhöhen.

Das ist technisch plausibel, aber kapitalintensiv. Vertikale Integration erhöht die Anforderungen an Lithographie, Abscheidung, Ätzen, Ausrichtung, Temperaturbudget und Kontrolle der Defektdichte. High-NA-EUV-Lithographie, an der die Industrie arbeitet, ist dabei nur ein Teil der Rechnung. Für die Marge zählt am Ende nicht, ob ein Labortransistor funktioniert, sondern ob der Prozess bei akzeptabler Ausbeute und vertretbaren Zykluszeiten in eine Serienfertigung gebracht werden kann.

Genau hier liegt der harte Unterschied zwischen Dichteversprechen und Geschäftsmodell. Wenn ein Knoten nahezu doppelt so viele Transistoren wie IBMs 2-nm-Demonstration von 2021 ermöglicht, klingt das nach einem direkten Produktivitätssprung. In der Fertigung muss aber auch der Preis pro funktionsfähigem Transistor sinken oder zumindest durch den Kundennutzen gerechtfertigt werden. Steigen Anlagenkosten, Maskenkosten und Ausschuss schneller als die nutzbare Transistordichte, wird der adressierbare Markt kleiner. Dann bleiben vor allem KI-Beschleuniger, Hochleistungsrechnen, Netzwerkchips und Premium-SoCs übrig.

Die Marge steckt im Stromverbrauch

IBMs wichtigste Kennzahl ist daher nicht die Nanometerangabe, sondern die in Aussicht gestellte Energieeffizienz. Bis zu 70 Prozent bessere Effizienz gegenüber der eigenen 2-nm-Technologie wären für Rechenzentren, Cloud-Anbieter und KI-Infrastruktur wirtschaftlich relevant. In diesen Märkten wird der Chippreis nicht isoliert betrachtet. Entscheidend ist die Gesamtrechnung aus Anschaffung, Strom, Kühlung, Platzbedarf und Auslastung.

Das erklärt, warum selbst extrem teure Fertigungsknoten am oberen Ende des Marktes durchsetzbar sein können. Wenn ein Rechenzentrum pro Recheneinheit weniger Energie benötigt, kann ein höherer Chippreis trotzdem rational sein. Für Hyperscaler und Betreiber großer KI-Cluster ist Leistung pro Watt eine operative Kennzahl, nicht nur ein Datenblattwert. In mobilen Geräten und Laptops wäre die Logik ähnlich, nur verschiebt sich der Nutzen stärker zu Akkulaufzeit und Wärmeentwicklung.

Der Haken: Die genannten Werte sind Prognosen auf Basis einer neuen Technologieplattform, kein Nachweis aus breit verfügbaren Produkten. Kapitalmarktseitig bleibt deshalb die Unterscheidung wichtig: IBM zeigt eine mögliche nächste Effizienzstufe. Ob diese Stufe in Stückzahlen, mit stabilen Yields und zu einem Preis produziert werden kann, entscheidet sich erst in der Industrialisierung.

IBMs Sonderrolle im Halbleitermarkt

IBM ist in diesem Feld weder ein reiner Ausrüster noch eine Foundry noch ein klassischer Fabless-Chipentwickler. Das Unternehmen besetzt eine Forschungsposition, die es erlaubt, an der Richtung künftiger Fertigungstechnologien mitzuwirken. Diese Position kann wertvoll sein, weil sie Patente, Partnerzugang und Glaubwürdigkeit in einem Markt schafft, in dem nur wenige Akteure an der technologischen Front mithalten.

Gleichzeitig begrenzt sie den direkten finanziellen Hebel. TSMC und Samsung können fortschrittliche Knoten über langfristige Kundenbeziehungen, Kapazitätsbuchungen und Waferpreise monetarisieren. IBM muss stärker darauf setzen, dass Partner die Technologie übernehmen oder Elemente davon in eigene Roadmaps integrieren. Das kann margenstark sein, wenn geistiges Eigentum und Know-how in Lizenz- oder Kooperationsmodelle fließen. Es kann aber auch bedeuten, dass der größte Teil der Wertschöpfung später bei Fertigern, Ausrüstern und den Designkunden landet.

Für ASML, Lam Research und Tokyo Electron ist die Richtung grundsätzlich vorteilhaft: Je komplexer die Prozessarchitektur, desto stärker steigt der Bedarf an spezialisierter Ausrüstung und Prozesskontrolle. Das bedeutet nicht automatisch höhere Gewinne in jeder Periode. Aber es stützt die strukturelle Investitionslogik einer Branche, in der der nächste Knoten ohne neue Maschinen und Prozessschritte kaum erreichbar ist.

Fünf Jahre sind in Chips eine lange Strecke

Die in Aussicht gestellte Kommerzialisierung innerhalb der nächsten fünf Jahre ist in der Halbleiterindustrie zugleich nah und weit entfernt. Nah, weil Foundry-Roadmaps heute viele Jahre im Voraus mit Kunden abgestimmt werden. Weit, weil zwischen Forschungserfolg und stabiler Serienfertigung eine große Zahl an Risiken liegt: Ausbeute, Wärmeabfuhr, Variabilität, Defektdichte, Designregeln, SRAM-Skalierung, Packaging und Integration in bestehende EDA- und Fertigungsabläufe.

Auch der Begriff Nanometer sollte nüchtern gelesen werden. Bei modernen Prozessknoten ist er längst kein direkter physischer Maßstab für eine einzelne Transistorabmessung. Er beschreibt eher eine Generation von Fertigungstechnologie, mit bestimmten Dichte-, Leistungs- und Effizienzmerkmalen. Das schmälert die technische Bedeutung der IBM-Ankündigung nicht, verhindert aber eine falsche Lesart: 0,7 nm ist kein einfaches Linealmaß, sondern ein Markierungswert auf einer Roadmap.

Für den Markt ist die Meldung deshalb ein Signal mit begrenzter Kurzfristwirkung und hoher Langfristoption. Sie zeigt, dass logisches Scaling nicht nur über feinere Strukturen, sondern zunehmend über vertikale Architektur weitergeführt werden soll. Sie unterstreicht den Investitionsdruck in Lithographie, Prozessanlagen und Materialtechnik. Und sie erinnert daran, dass die nächste Effizienzstufe für KI- und Cloud-Infrastruktur nicht allein aus Software kommen wird.

Der wirtschaftliche Test beginnt erst nach der Ankündigung: Kann aus Nanostack ein reproduzierbarer Fertigungsprozess werden? Können Partner daraus Produkte bauen, die Kunden mit hohen Preisen akzeptieren? Und sinkt am Ende die relevante Einheit, also Kosten pro nutzbarer Rechenleistung pro Watt? Erst dann wird aus dem Forschungserfolg ein belastbares Geschäft.