Bei 0,7 Nanometern wird die Zahl selbst zur Nebensache. Nicht, weil sie unwichtig wäre. Sondern weil moderne Chipknoten längst keine einfache Messlatte mehr sind, an der man mit dem Lineal nachprüft, wie breit ein Transistor wirklich ist. Der Begriff Nanometer beschreibt heute eher eine Fertigungsgeneration, ein Bündel aus Architektur, Materialien, Dichte, Energieverteilung und Prozesskontrolle. Genau deshalb ist IBMs Vorstellung einer Sub-1-Nanometer-Technologie nicht nur eine technische Meldung. Sie ist ein Anspruch auf Einfluss über die nächste Chip-Roadmap.
IBM hat am 25. Juni 2026 eine Chiptechnologie vorgestellt, die bei 0,7 Nanometern beziehungsweise 7 Ångström verortet wird. Der Entwurf basiert auf einer dreidimensionalen Nanostack-Architektur und soll nahezu 100 Milliarden Transistoren auf einer Fläche von Fingernagelgröße integrieren. Gegenüber dem 2-nm-Chip, den IBM 2021 angekündigt hatte, stellt IBM bis zu 50 Prozent mehr Leistung oder 70 Prozent höhere Energieeffizienz in Aussicht. Produktionsreif soll die Technik nach Erwartung des Unternehmens innerhalb der nächsten fünf Jahre werden.
Das ist kein Produkt, das morgen in Servern steckt. Es ist auch kein Beweis dafür, dass IBM plötzlich wieder als großer Auftragsfertiger neben TSMC steht. Die strategische Bedeutung liegt an anderer Stelle: IBM versucht, den nächsten Abschnitt der Halbleiterentwicklung nicht über Fabrikkapazität zu kontrollieren, sondern über Architekturwissen, Prozessideen und geistiges Eigentum. In einer Branche, in der Rechenleistung zur Voraussetzung für Cloud, KI und industrielle Automatisierung geworden ist, kann genau diese Ebene entscheidend sein.
Die Nanometer-Zahl verkauft die Geschichte, die Architektur trägt sie
Die klassische Erzählung der Chipindustrie war lange einfach: kleinerer Knoten, mehr Transistoren, bessere Chips. Diese Logik funktioniert nur noch eingeschränkt. Je näher die Industrie atomaren Größenordnungen kommt, desto weniger lässt sich Fortschritt durch Verkleinerung allein erklären. Leckströme, Wärme, Variabilität, Stromversorgung und Fertigungsausbeute werden zu begrenzenden Faktoren. Wer weiter skalieren will, muss die Struktur des Transistors und die Organisation des Chips verändern.
Hier setzt IBMs Nanostack-Architektur an. Der zentrale Punkt ist nicht nur, dass Transistoren dichter gepackt werden. Entscheidend ist, dass IBM den Weg über eine dreidimensionale Struktur beschreibt. Statt nur flacher zu zeichnen, wird der Chipaufbau räumlicher gedacht. Das passt zu einem Muster, das seit Jahren in der Halbleiterindustrie sichtbar ist: Fortschritt wandert von der reinen Lithografie in Architektur, Packaging, Stromversorgung und Materialtechnik.
Damit verändert sich auch die Machtverteilung. Wer nur auf die kleinste Prozesszahl schaut, übersieht, dass künftige Chipplattformen aus vielen Schichten bestehen: Transistorarchitektur, Speicherintegration, Energiepfade, Designwerkzeuge, Packaging und Fertigung. Eine neue Struktur kann für Foundries, Cloud-Anbieter und Chipdesigner relevant werden, selbst wenn sie nicht sofort als fertiger Massenprozess verfügbar ist.
IBM spielt nicht das TSMC-Spiel
TSMC und Intel stehen derzeit im sichtbaren Wettbewerb um die 2-nm-Klasse. TSMC arbeitet mit N2 an einem Prozess, bei dem Dichte und Fertigungsstabilität im Zentrum stehen. Intel setzt bei 18A unter anderem auf Gate-All-Around-Transistoren und Backside Power Delivery, also eine Stromversorgung von der Rückseite des Wafers. Beide Strategien adressieren dasselbe Grundproblem: Rechenleistung muss steigen, ohne dass Energieverbrauch und Komplexität außer Kontrolle geraten.
IBM befindet sich in dieser Landschaft in einer anderen Rolle. Das Unternehmen betreibt nicht den dominierenden Massenfertigungsapparat der Branche. Seine Stärke liegt in Forschung, Partnerschaften und der Fähigkeit, frühe Architekturpfade zu definieren. Der 2-nm-Vorstoß von 2021 war bereits ein Signal in diese Richtung. Die neue Sub-1-nm-Technik verschärft diesen Anspruch: IBM positioniert sich als Akteur, der nicht unbedingt jeden Wafer selbst fertigt, aber an den grundlegenden Bausteinen kommender Knoten beteiligt sein will.
Das ist Plattformstrategie in einer sehr nüchternen Form. Nicht die Plattform für Endnutzer, nicht der App-Store, nicht das soziale Netzwerk. Sondern eine technische Plattform unterhalb der sichtbaren Produkte. Wer hier Standards, Patente, Referenzarchitekturen oder Fertigungsprinzipien setzt, kann später an vielen Wertschöpfungsketten hängen: Serverprozessoren, KI-Beschleuniger, Netzwerkchips, spezialisierte Industriehardware.
KI macht Energieeffizienz zur harten Währung
Die naheliegende Lesart lautet: Mehr Transistoren bedeuten mehr KI-Rechenleistung. Das stimmt, greift aber zu kurz. Für Cloud-Betreiber und KI-Anbieter ist nicht allein die Spitzenleistung interessant, sondern die Leistung pro Watt, pro Rack, pro Rechenzentrum und pro investiertem Dollar. Wenn IBM bis zu 70 Prozent höhere Energieeffizienz gegenüber der eigenen 2-nm-Generation nennt, adressiert das genau diesen Engpass.
Rechenzentren werden nicht nur durch Chipgeschwindigkeit begrenzt. Sie werden durch Stromversorgung, Kühlung, Flächen, Netzanschlüsse und Betriebskosten begrenzt. Je mehr generative KI in Produkte und Unternehmensprozesse eingebettet wird, desto stärker wandert die Debatte von Modellgröße zu Infrastrukturkosten. Ein Chip, der bei gleicher Arbeit deutlich weniger Energie braucht, verändert nicht nur Benchmarks. Er verändert die Kalkulation von Cloud-Plattformen.
Der mögliche Gewinner ist deshalb nicht nur IBM. Auch Betreiber großer Cloud-Infrastrukturen und Entwickler rechenintensiver KI-Systeme hätten ein Interesse daran, wenn solche Architekturen tatsächlich in die Produktion kommen. Der Verlierer ist weniger ein einzelnes Unternehmen als eine Klasse älterer Architekturpfade, die Leistungszuwachs nur noch mit hohem Energieaufwand erkaufen kann.
Fünf Jahre sind in dieser Branche eine lange Strecke
Die wichtigste Einschränkung steht in IBMs eigener Zeitachse. Produktionsreife innerhalb von fünf Jahren heißt: Zwischen Forschungsergebnis und industrieller Realität liegen noch Prozessstabilität, Ausbeute, Kosten, Designregeln, Werkzeuge und Integration in reale Lieferketten. In der Halbleiterindustrie scheitern gute Ideen selten an einer einzelnen physikalischen Frage. Sie scheitern an der Summe aus Fertigungsfenstern, Defektraten, Materialverhalten und Ökonomie.
Darum sollte man die Sub-1-nm-Ankündigung weder als unmittelbare Marktverschiebung lesen noch als bloße Labormeldung abtun. Sie markiert einen möglichen Pfad in einer Phase, in der die Branche mehrere Pfade parallel testet. TSMC verfolgt Dichte und Fertigungsskalierung, Intel kombiniert neue Transistoren mit neuer Stromversorgung, IBM zeigt eine 3D-Architektur für die Zeit nach der heutigen 2-nm-Klasse.
Die Chipindustrie wird damit fragmentierter. Führung lässt sich nicht mehr nur über die kleinste Zahl auf einer Folie definieren. Ein Anbieter kann bei Dichte vorn liegen, ein anderer bei Effizienz, ein dritter bei Stromversorgung oder Packaging. Für Kunden wird die Auswahl komplexer. Für Plattformbetreiber wird sie strategischer. Denn der passende Prozess hängt zunehmend davon ab, ob ein Chip für KI-Training, Inferenz, mobile Geräte, Netzwerktechnik oder allgemeine Serverlasten gebaut wird.
Der Anspruch liegt unterhalb des Marktes
IBMs Sub-1-nm-Technologie ist vor allem ein Signal an die Industrie: Die Skalierung ist nicht beendet, sie wechselt nur ihre Form. Wer weiterkommt, muss Transistoren nicht nur kleiner machen, sondern anders stapeln, anders versorgen und anders in Systeme einbetten. Das klingt weniger eingängig als eine neue Nanometer-Zahl, ist aber der wichtigere Teil.
Für IBM ist dieser Schritt ein Hebel, um im strategischen Zentrum der Halbleiterentwicklung sichtbar zu bleiben. Für TSMC und Intel ist er ein Hinweis, dass der Wettbewerb um die nächste Generation nicht allein in Fabriken entschieden wird. Für Cloud- und KI-Anbieter ist er eine Erinnerung daran, dass ihre Wachstumspläne an sehr materiellen Grenzen hängen: Silizium, Strom, Kühlung, Dichte.
Die eigentliche Frage lautet daher nicht, ob 0,7 Nanometer als Begriff exakt das beschreibt, was auf dem Chip physikalisch zu messen ist. Die Frage ist, wer die Architektur kontrolliert, mit der Rechenleistung nach der 2-nm-Klasse weiter skaliert. IBM hat darauf nun eine Antwort vorgelegt. Ob sie industriell trägt, entscheidet sich nicht in der Ankündigung, sondern in der Fertigung.
