Bei KI-Beschleunigern entscheidet längst nicht nur der Rechenkern. Ein erheblicher Teil der Kosten, der Lieferfähigkeit und der Systemleistung hängt am Speicherpaket. High-Bandwidth Memory, kurz HBM, ist deshalb zu einem industriellen Engpass geworden: technisch notwendig, teuer zu fertigen, schwer zu skalieren.
Ein Intel-Patent zur Speicherarchitektur XBM, Cross-Batch Memory, setzt genau an dieser Stelle an. Die Patentanmeldung wurde am 26. Dezember 2024 eingereicht und am 2. Juli 2026 veröffentlicht. Sie beschreibt einen Speicherstack, der als möglicher Ersatz oder Gegenentwurf zu HBM4 gedacht ist. Der zentrale Punkt ist nicht ein einzelner höherer Datendurchsatz. Entscheidend ist der Versuch, den Silizium-Interposer aus der Konstruktion zu entfernen.
Damit richtet sich XBM gegen einen Kosten- und Komplexitätsblock, der in der KI-Hardware häufig weniger sichtbar ist als GPU-Kerne, Fertigungsknoten oder Modellgrößen. Wer den Interposer ersetzt oder umgeht, verändert nicht nur das Layout eines Speicherpakets. Er greift in die Ökonomie des gesamten Beschleunigers ein.
Der Interposer ist kein Nebenteil
HBM verdankt seine Stellung einer einfachen technischen Logik: Viele Speicherchips werden dicht an den Prozessor gebracht, damit große Datenmengen mit hoher Bandbreite fließen können. In klassischen HBM-Designs übernimmt ein Silizium-Interposer die Rolle der Verbindungsfläche zwischen Logik und Speicher. Er ermöglicht kurze Leitungen und hohe Signaldichte, macht das Paket aber teuer und anspruchsvoll in der Montage.
Für große KI-Systeme ist das kein Detail. Wenn Beschleuniger in Stückzahlen gebaut werden sollen, wird Advanced Packaging zur eigenen Produktionsfrage. Verfügbarkeit von Interposern, Ausbeute beim Zusammenbau, Testaufwand und Reparaturfähigkeit wirken direkt auf Preis und Lieferzeit. Ein schnellerer Rechenkern hilft wenig, wenn das Speicherpaket die Produktion verlangsamt oder die Kosten pro Modul hoch hält.
Intels XBM-Ansatz beschreibt deshalb keine bloße Speicheroptimierung. Er ist ein Packaging-Entwurf. Das Patent sieht vor, den Silizium-Interposer wegzulassen, das Gehäuse zu verkleinern und die Daten über UCIe-I/O-Bündel mit 32 Gigatransfers pro Sekunde aus dem Stack herauszuführen. Die Signale laufen über ein Basis-Die. Damit verlagert sich ein Teil der Integrationsarbeit aus der Interposer-Ebene in den Speicherstack und dessen Anbindung.
Backend-DRAM als Flächenhebel
Technisch auffällig ist der Einsatz von 1T1C-Backend-DRAM. 1T1C steht für eine Speicherzelle mit einem Transistor und einem Kondensator. Im beschriebenen XBM-Design werden die Transistoren in den Back-End-of-Line-Metallschichten gefertigt. Das ist jener Bereich eines Chips, in dem normalerweise vor allem die Verdrahtungsebenen liegen.
Der Zweck liegt in der Flächeneffizienz. Wenn Transistoren anders im Stack angeordnet werden können, lässt sich die verfügbare Chipfläche dichter nutzen. Das Patent verbindet diesen Ansatz mit einer höheren TSV-Dichte. TSVs, also Through-Silicon Vias, sind vertikale Verbindungen durch Siliziumschichten. Sie sind ein Schlüssel dafür, dass Speicherstapel intern mit hoher Bandbreite arbeiten können.
Intel beschreibt XBM damit als Architektur, die bei Grundfläche, Bandbreite und Kapazität gegenüber HBM4 konkurrenzfähig sein soll. Diese Aussage bleibt zunächst eine Patentschrift, keine Produktankündigung und kein Lieferplan. Trotzdem ist die Richtung klar: Der Speicherstack soll mehr seiner eigenen Verbindungs- und Integrationslast tragen, statt auf eine große, teure Silizium-Zwischenebene angewiesen zu sein.
UCIe macht den Ansatz industriell interessanter
Die Nutzung von UCIe ist ein weiterer Hinweis darauf, wohin die Branche arbeitet. Universal Chiplet Interconnect Express soll Chiplets unterschiedlicher Funktionen standardisiert miteinander verbinden. Für XBM bedeutet das: Der Speicherstack wird nicht als isoliertes Spezialbauteil gedacht, sondern als Teil einer modulareren Chiplet-Umgebung.
Das ist für Intel besonders relevant. Das Unternehmen arbeitet seit Jahren daran, Packaging, Chiplets und Foundry-Angebote stärker zusammenzuführen. Ein Speicherformat, das über UCIe angebunden wird, passt in diese Logik. Es könnte theoretisch verschiedene Beschleunigerdesigns bedienen, ohne jedes Mal eine vollständig proprietäre Verbindungsebene zu benötigen.
Auch hier ist Vorsicht nötig. UCIe allein löst keine Speicherökonomie. Hohe Bandbreite, Signalqualität, Energieverbrauch, thermisches Verhalten und Produktionsausbeute müssen zusammen funktionieren. Gerade bei gestapeltem Speicher ist Wärme ein harter Grenzwert. Eine Architektur kann auf dem Papier dichter und schneller sein, ohne in großen Stückzahlen automatisch günstiger zu werden.
Dennoch zeigt die Kombination aus UCIe, Basis-Die und interposerfreiem Aufbau, dass Intel nicht nur an Speicherbandbreite denkt. Der Entwurf zielt auf die Systemintegration. Das ist der Teil der KI-Hardware, in dem sich die nächste Kostenrunde entscheidet.
Reparaturfähigkeit ist ein Hinweis auf die eigentliche Hürde
Besonders nüchtern, aber wichtig, sind die im Patent genannten Selbsttest-, Redundanz- und Reparaturfunktionen. Dazu gehören eingebaute Selbsttests, Ersatzkanäle und Reparaturmechanismen. Solche Funktionen klingen weniger spektakulär als 32 GT/s, sind aber für industrielle Fertigung zentral.
Je dichter ein Speicherstack aufgebaut ist, desto stärker zählt die Ausbeute. Kleine Defekte können ein teures Bauteil unbrauchbar machen, wenn keine Umgehung vorgesehen ist. Integrierte Reparatur senkt nicht automatisch alle Kosten, kann aber die Wahrscheinlichkeit erhöhen, dass ein gefertigter Stack verwendbar bleibt. Bei teuren KI-Beschleunigern kann dieser Unterschied erheblich sein.
Der Punkt ist: XBM adressiert nicht nur die Frage, wie schnell Daten bewegt werden. Es adressiert die Frage, wie viele funktionierende Speicherpakete am Ende einer komplexen Fertigung herauskommen. Genau dort liegt ein Teil der wirtschaftlichen Spannung im KI-Hardwaremarkt.
HBM4 bleibt der Maßstab
Trotzdem wäre es verfrüht, XBM als absehbaren Ersatz für HBM4 zu behandeln. HBM ist kein stehendes Ziel. Die etablierten Speicherhersteller entwickeln ihre Roadmaps weiter, und die großen KI-Beschleuniger sind tief auf bestehende HBM-Ökosysteme abgestimmt. Designzyklen in Rechenzentrumshardware sind lang, Validierung ist aufwendig, und Kunden wechseln Speicherarchitekturen nicht wegen eines Patents.
Genau deshalb ist die Meldung weniger als Produktversprechen interessant, sondern als Signal. Intel setzt beim KI-Speicher nicht nur auf mehr Bandbreite, sondern auf eine andere Kostenstruktur. Wenn der Interposer entfällt, verschieben sich Abhängigkeiten in der Lieferkette. Hersteller und Dienstleister, die stark auf heutige Interposer-basierte HBM-Packages ausgerichtet sind, müssten sich auf andere Integrationspfade einstellen. Gewinner wären Unternehmen, die Speicher, Chiplet-Anbindung, Test und Packaging gemeinsam beherrschen.
Für Intel wäre XBM nur dann strategisch wertvoll, wenn daraus eine fertigungstaugliche Plattform entsteht. Das Patent allein liefert keine Antwort auf Zeitplan, Preis, thermische Grenzen oder Kompatibilität mit realen Beschleunigerdesigns. Es zeigt aber, welche Stellschraube Intel für entscheidend hält: nicht den Speicher als Einzelkomponente, sondern das Speicherpaket als Kostenmaschine.
Der Speicherengpass der KI ist damit nicht nur eine Frage von Gigatransfers und Kapazität. Er ist eine Frage der Baubarkeit. XBM ist Intels Versuch, diese Baubarkeit neu zu ordnen. Ob daraus ein Produkt wird, ist offen. Dass die Branche an dieser Stelle suchen muss, ist dagegen kaum noch offen.
